반도체 대규모 경쟁

최근 중국의 파운드리 1위 업체 SMIC가 7나노 공정을 통해 채굴 전용칩을 생산했다는 뉴스가 있었다. 사실 SMIC는 2020년에 이미 7나노 공정 개발을 발표한 상황이었고, 이번에 고객사의 요구에 맞춰 그 공정을 개선한 제품을 생산했음을 발표했을 뿐이다.

SMIC는 한때 삼성에서 일하던 엔지니어 량멍쑹을 CTO-CEO로 영입한 이후, 28나노 공정에 머물던 상황에서 14 나노, 10 나노까지도 기술력을 급격히 향상시킨 전력이 있는 회사다. 2019년 하반기 이후 본격적으로 시행된 미국의 대중국 반도체 기술 제재 국면 속에서 SMIC 역시 그 제재에 놓였고, 10 나노 이하의 초미세 공정, 특히 패터닝 공정에서는 EUV의 수입이 원천 금지되었기 때문에 TSMC나 삼성의 로드맵을 바로 쫒아갈 수는 없었다.

그럼에도 불구하고 SMIC가 7나노 공정 개발 및 제품 양산에 돌입하게 된 배경은 기존에 최적화 해놓은 DUV (ArF 파장 193 nm 기반 리소그래피)의 멀티패터닝 기술이 누적되었기 때문이다. EUV (13.8 nm  파장)비해 당연히 DUV의 single patterning resolution은 훨씬 낮다. 그럼에도 불구하고 7 나노 공정으로까지 DUV가 계속 쓰일 수 있는 까닭은 SAQP (self-aligned quadruple patterning) 같은 기술이 축적되었기 때문이다.

SAQP 같은 멀티패터닝 기술은 싱글 패터닝에 비해 길이 방향 해상도를 4배로 높일 수 있고, 따라서 집적도는 16배로 향상될 수 있다. 파장으로 환산한다면 EUV까지는 아니더라도 48 nm 수준의 파장을 갖는 광원으로 싱글패터닝하는 효과를 확보할 수 있다. 예전에는 단순히 여러 장의 서로 다른 패턴을 가진 마스크를 이용, 노광 (Litho)-에칭 (Etching) 공정을 반복하는 LE-스타일의 멀티패터닝을 이용했는데, 이 방법은 수율이 떨어지고, 무엇보다 패턴을 통해 구축하려는 feature들의 뭉게짐이 심하다.


이는 신호 손실 가능성과 더불어, 소요 전력의 증가를 불러일으키고, 무엇보다 공정 시간이 더 많이 소요되어 캐파가 떨어지는 효과를 갖게 된다. 이에 반해 SAQP 같은 멀티패터닝 기술은 LE-repeat 방식과 달리, 소요 마스크 수량도 적고, 공정 시간도 단축할 수 있다. 이는 LE 말고도, 맨드릴 (mandrel) 같은 스페이서 (spacer)를 이용하기 때문인데, 어떤 경우에는 에칭의 희생양으로, 어떤 경우에는 상층 혹은 하층에 선택적으로 달라 붙어 리쏘 마스크로 작용할 수 있기 때문에, 일단 맨드릴만 원하는 곳에 잘 배치시키면 훨씬 더 정교하고 feature 구축이 잘 된 미세 패턴을 얻을 수 있다.  

물론 SAQP는 말처럼 쉬운 기술은 아니다. self-align은 주로 한 방향으로만 이루어지기 때문에, 2차원 혹은 3차원으로 더 복잡한 패턴을 만드려면 패턴을 여러 조각으로 나누어서 한 장소에 이어 붙이는 과정이 필요하다. 3차원으로 가려면 각 층에 정렬되어 붙어 있는 패턴 블록들을 수직 방향으로 관통하는 부분 (trench)도 뚫어줘야 하는데, 잘못 뚫으면 한 층은 물론, 나머지 영역을 모두 날릴 수 있다.

멀티패터닝을 위해서는 기본적인 DUV 최적화는 물론, 스페이서 소재, 배치, 얼라인 노하우, 트렌치 배치 등의 최적화가 필요하다. 이는 공정상에서만 최적화되는 것은 아니고, 애초에 어떤 패턴 블록을 얼마나 어디에 배치할 것인지부터 시작된다. 즉, 설계단계에서부터 최적화가 이루어져야 한다. 문제는 패턴 블록 연결 설계를 위해서는 설계 소프트웨어인 EDA 활용이 필수적인데, EDA역시 중국 업체들에게는 사용이 제한되어 있다. SMIC가 가지고 있는 버전은 구세대 버전일 것이고, 최근 추가된 라이브러리는 활용이 불가한 상황이다.

어쨌든 SMIC는 아마도 SAQP나 SA-LE-repeat를 조합한 방식으로 7나노 공정 개발에 성공했을 것이다. 이렇게 갈 수 밖에 없음은 나도 예전에 SMIC의 향방에 대해 논할 때 언급한 적이 있다.


EUV를 쓸 수 없으니 결국 DUV로 할 수 있는 모든 기술은 다 시도해 볼 것이라고 언급했었고, 당연히 그 과정에서 멀티패터닝은 필수적일 수 밖에 없다. 다만 SMIC가 고수율의 멀티패터닝 기반 공정을 완성했다고 해도, 실제 비용이 얼마나 될지는 추정하기 어렵다. 중국 정부 입장에서는 미국의 제재가 풀릴 때까지 버티는 것이 중요하고, 적어도 1,2위권 업체와의 로드맵 격차가 지금보다 더 벌어지지 않게 하는 것 역시 중요하기 때문에, 비용적 측면은 뒤로 미루고서라도 기술 확보에 더 주안을 두었을 것이다. 채굴 전용칩 고객사 역시 중국 회사일 가능성이 높으며, 이는 삼성 3나노 공정을 최초로 주문한 회사가 채굴 전용칩 설계 회사라는 사실과 겹치는 부분이다 (같은 회사라는 뜻은 아니다.)

SMIC가 비록 지금은 EUV 접근이 불가한 상황이라, 사실 7나노 밑으로까지 계속 지금의 멀티패터닝 기술을 극한까지 밀어부쳐 도달할 수 있을지 여부는 불확실하다. 비용에 상관없다면 이론적으로는 가능하다.

실제로 TSMC 역시 5나노 공정에서 DUV 기반 멀티패터닝 노하우를 가지고 있고, 비교적 간단한 로직 구조라면 EUV를 쓰지 않아도 될 것이므로 가격 경쟁력 차원에서라도 기술을 온전하고 있을 것이다. SMIC가 아마도 지금의 추세를 계속 밀어부친다면 2024년 경에는 5나노 공정까지 도달할 가능성이 있지만, 사실 7나노와 5나노는 또 다른 세계다.

7나노 공정에서 활용한 공정 기술 대부분은 5나노 공정에도 그대로 적용은 가능하다. 어차피 여전히 FinFET 기반이기 때문이다. Fin은 계속 쿼드 패터닝으로, 나머지 금속 파트는 더블 패터닝으로 커버가 된다. 그렇지만 이미 TSMC는 7나노 공정부터는 EUV multi patterning으로 공정을 바꾸고 있고, TSMC 기준, 7나노 공정의 fin pitch는 대략 30 nm이며, 마스크는 11장이 소요된다. 5 나노 공정에서는 EUV를 활용한다고 해도 이미 멀티 패터닝은 필수 공정이라 마스크만 13장이 들어가게 된다.


이를 SMIC가 DUV 멀티패터닝으로 따라 잡으려고 한다면, 둘중 하나를 감수해야 한다. feature 줄이는 것을 포기하든지, 마스크 개수와 비용 10배 증가를 감수하든지.

사실 삼성도 그렇고 SMIC도 그렇고 risk production의 첫 고객으로 채굴칩 고객사를 맞이한 것에는 이유가 있다. 비트코인 같은 crypto 채굴을 위해서는 RAM이 차지하는 영역보다는 단순 연산 파트에 더 많은 트랜지스터를 욱여넣어도 된다. RAM쪽에 블록 패턴 배정을 줄인다면 멀티패터닝 공정을 조금 더 단순화할 수 있고 비용을 조금 더 줄일 수 있다.


마침 SMIC가 TSMC에서 2020년 이전에 대규모로 스카웃한 엔지니어들 역시 블록 패턴 기반 SoC 배열 최적화 전문가들, 그리고 마스크 재활용 노하우가 있는 인력들이 많았다. 단순한 채굴칩이라면 SMIC가 어떻게든 DUV기반 멀티패터닝으로 커버가 가능하다.

문제는 TSMC와 삼성 모두 5 나노 이하 공정부터는 DUV+SAQP, SALE 등의 조합이 현실성 없다는 판단을 했다는 것이다. 얼핏 유사해 보이는 7나노와 5나노의 가장 큰 차이는 물리적 feature size가 34나노냐 26 나노냐의 차이다. 별 차이 없어 보이지만, 패터닝 공정에서의 Fin의 간격 불확실성 측면에서는 허용 오차의 한계가 2배로 강화되는 수준이 된다. 이를 DUV + multi patterning으로 극복하려면 단순히 패터닝 공정 뿐만 아니라, OSAT에서의 비용과 시간도 같이 증가하는 것을 감수해야 한다. SMIC가 이 모든 복잡성과 비용을 감수하고서라도 계속 DUV 기반으로 5나노를 노린다면 기술적으로 불가능하지는 않겠지만, 과연 그 비용을 감내할 고객사가 중국의 팹리스 외에 또 있을까 회의적이다.

그러나 SMIC가 비용을 감내하고서라도 어쨌든 DUV 멀티패터닝 기술을 축적해 놓는다면, 언젠가 EUV 제재가 풀리게 될 때 SMIC가 TSMC나 삼성과의 기술 격차를 줄이는 것은 생각보다 빨라질 수 있다. 5나노 이하에서는 EUV의 활용 노하우는 물론, 멀티 패터닝 과정에서의 노하우, 즉, 스페이서 활용과 마스크 개수 줄이기 노하우가 계속 활용될 수 있을 것이기 때문이다. 3나노 이하에서는 아예 아키텍쳐가 바뀌므로 다른 이야기가 나오겠지만, 어쨌든 GAAFET으로 간다고 해서 멀티패터닝 필요성이 줄어드는 것은 아니다.

SMIC 가 이렇게 계속 존버할 수 있는 것은 물론 SMIC 자체의 기술력도 있겠지만, TSMC에서 계속 옮겨가는 인력들 때문이기도 하다. TSMC 대비, 최대 2-3배의 연봉을 약속하고 있고, 특히 레거시 공정에서 잔뼈가 굵은 40대 이상의 책임급, 수석급 엔지니어들이 퇴직하면 중국으로 '은퇴' 수순을 밟아 어느새 상하이에 둥지를 틀게 된다. 공정 장비는 대부분 TSMC의 엔지니어들이 사용하던 스펙과 크게 다르지 않고, 쓸 수 있는 자금은 풍부하니 다양한 최적화 '실험'이 가능하다. 중국 정부는 시진핑의 숙원사업이기도 한 반도체 자립을 여전히 포기하지 않고 있고, 특히 매년 업데이트되는 로드맵의 숫자에 굉장히 민감한데, SMIC가 7나노 공정을 어쨌든 달성했고, 추후 5나노 공정까지도 찍는다면 이렇게 계속 버티면 된다는 자신감을 갖게 될 것이다. 물론 그 자신감 이면에는 누적되는 적자의 거품이 커지겠지만, 중국 정부는 지금으로서는 그 거품을 거품으로 인정하지 않고 있는 모양새다.

결국 중국의 반도체 산업은 혹독한 제재 국면 속에서도 내수 시장을 기반으로 계속 기술력 격차를 현재보다는 더 벌어지지 않게 하는데 모든 가용 자원을 동원할 것이다. SMIC 케이스 뿐만 아니라, 중국의 메모리 업체들 역시 공정 기술의 제재 속에서도 현재의 기술을 최대한 쥐어짜서 플래시에서든 디램에서든 버티기를 지속할 것임은 거의 확실하다. 예전에 내가 예상했던 시나리오 중, 미국에 대한 항복 및 GVC로의 재편입은 당분간 물건너간 것으로 봐도 될 것 같다.